电气性能测试PCI-E测试检查

PCIe5.0物理层技术PCI-SIG组织于2019年发布了针对PCIe5.0芯片设计的Base规范，针对板卡设计的CEM规范也在2021年制定完成，同时支持PCIe5.0的服务器产品也在2021年开始上市发布。对于PCIe5.0测试来说，其链路的拓扑模型与PCIe4.0类似，但数据速率从PCIe4.0的16Gbps提升到了32Gbps,因此链路上封装、PCB、连接器的损耗更大，整个链路的损耗达到 - 36dB@16GHz,其中系统板损耗为 - 27dB,插卡的损耗为 - 9dB。.20是PCIe5 . 0的 链路损耗预算的模型。PCI-E测试信号完整性测试解决方案；电气性能测试PCI-E测试检查

另外，在PCIe4 .0发送端的LinkEQ以及接收容限等相关项目测试中，都还需要用到能 与被测件进行动态链路协商的高性能误码仪。这些误码仪要能够产生高质量的16Gbps信  号、能够支持外部100MHz参考时钟的输入、能够产生PCIe测试需要的不同Preset的预加  重组合，同时还要能够对输出的信号进行抖动和噪声的调制，并对接收回来的信号进行均 衡、时钟恢复以及相应的误码判决，在进行测试之前还需要能够支持完善的链路协商。17是 一 个典型的发射机LinkEQ测试环境。由于发送端与链路协商有关的测试项目  与下面要介绍的接收容限测试的连接和组网方式比较类似，所以细节也可以参考下面章节  内容，其相关的测试软件通常也和接收容限的测试软件集成在一起。电气性能测试PCI-E测试检查走pcie通道的M.2接口必定是支持NVME协议的吗？

是用矢量网络分析仪进行链路标定的典型连接，具体的标定步骤非常多，在PCIe4.0 Phy Test Specification文档里有详细描述，这里不做展开。

在硬件连接完成、测试码型切换正确后，就可以对信号进行捕获和信号质量分析。正式 的信号质量分析之前还需要注意的是：为了把传输通道对信号的恶化以及均衡器对信号的 改善效果都考虑进去，PCIe3.0及之后标准的测试中对其发送端眼图、抖动等测试的参考点 从发送端转移到了接收端。也就是说，测试中需要把传输通道对信号的恶化的影响以及均 衡器对信号的改善影响都考虑进去。

测试类型8Gbps速率16Gbps速率插卡RX测试眼宽：41.25ps+0/—2ps眼宽：18.75ps+0.5/-0.5ps眼高：46mV+0/-5mV眼高：15mV+1.5/-1.5mV主板RX测试眼宽：45ps+0/-2ps眼宽：18.75ps+0.5/-0.5ps眼高：50mV+0/-5mV眼高：15mV+1.5/-1.5mV 校准时，信号的参数分析和调整需要反复进行，人工操作非常耗时耗力。为了解决这个 问题，接收端容限测试时也会使用自动测试软件，这个软件可以提供设置和连接向导、控制 误码仪和示波器完成自动校准、发出训练码型把被测件设置成环回状态，并自动进行环回数 据的误码率统计。图4 . 18是典型自动校准和接收容限测试软件的界面，以及相应的测试PCIe如何解决PCI体系结构存在的问题的呢？

SigTest软件的算法由PCI-SIG提供，会对信号进行时钟恢复、均衡以及眼图、抖 动的分析。由于PCIe4.0的接收机支持多个不同幅度的CTLE均衡，而且DFE的电平也 可以在一定范围内调整，所以SigTest软件会遍历所有的CTLE值并进行DFE的优化，并 根据眼高、眼宽的结果选择比较好的值。14是SigTest生成的PCIe4.0的信号质量测试 结果。SigTest需要用户手动设置示波器采样、通道嵌入、捕获数据及进行后分析，测试效率 比较低，而且对于不熟练的测试人员还可能由于设置疏忽造成测试结果的不一致，测试项目 也主要限于信号质量与Preset相关的项目。为了提高PCIe测试的效率和测试项目覆盖 率，有些示波器厂商提供了相应的自动化测试软件。如果被测件是标准的PCI-E插槽接口，如何进行PCI-E的协议分析？电气性能测试PCI-E测试检查

PCI-e的软件编程接口;电气性能测试PCI-E测试检查

为了克服大的通道损耗，PCle5.0接收端的均衡能力也会更强一些。比如接收端的 CTLE均衡器采用了2阶的CTLE均衡,其损耗/增益曲线有4个极点和2个零点，其直流增益可以在-5～ - 15dB之间以1dB的分辨率进行调整，以精确补偿通道损耗的  影响。同时，为了更好地补偿信号反射、串扰的影响，其接收端的DFE均衡器也使用了更复 杂的3-Tap均衡器。对于发射端来说，PCle5.0相对于PCIe4.0和PCIe3.0来说变化不大， 仍然是3阶的FIR预加重以及11种预设好的Preset组合。电气性能测试PCI-E测试检查