信息化DDR3测试多端口矩阵测试

常见的信号质量包括阈值电平、Overshoot、Undershoot、Slew Rate> tDVAC等，DDRx 信号质量的每个参数JEDEC都给出了明确的规范。比如DDR3要求Overshoot和Undershoot 分别为0.4V,也就是说信号幅值P・P值应该在-0.4-1.9V,但在实际应用中由于不适合信号 端接使DDR信号质量变差，通过仿真就可以找出合适端接，使信号质量满足JEDEC规范。 下面以DDR3 1066Mbps信号为例，通过一个实际案例说明DDR3信号质量仿真。

在本案例中客户反映实测CLK信号质量不好。CLK信号从CUP (U100)出来经过4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端颗粒(近的颗粒)的信号很 差，系统工作不到DDR3 1066Mbpso在对时钟信号做了终端上拉匹配后，可以正常工作。 如何确保DDR3一致性测试的可靠性和准确性？信息化DDR3测试多端口矩阵测试

每个 DDR 芯片独享 DQS，DM 信号；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信号。·DDR 工作频率为 133MHz。·DDR 控制器选用 Xilinx 公司的 FPGA，型号为 XC2VP30_6FF1152C。得到这个设计需求之后，我们首先要进行器件选型，然后根据所选的器件，准备相关的设计资料。一般来讲，对于经过选型的器件，为了使用这个器件进行相关设计，需要有如下资料。

· 器件数据手册 Datasheet：这个是必须要有的。如果没有器件手册，是没有办法进行设计的（一般经过选型的器件，设计工程师一定会有数据手册）。 信息化DDR3测试联系人DDR3一致性测试是否适用于双通道或四通道内存配置？

使用SystemSI进行DDR3信号仿真和时序分析实例

SystemSI是Cadence Allegro的一款系统级信号完整性仿真工具，它集成了 Sigrity强大的 电路板、封装等互连模型及电源分布网络模型的提取功能。目前SystemSI提供并行总线分析 和串行通道分析两大主要功能模块，本章介绍其中的并行总线分析模块，本书第5章介绍串 行通道分析模块。

SystemSI并行总线分析(Parallel Bus Analysis)模块支持IBIS和HSPICE晶体管模型， 支持传输线模型、S参数模型和通用SPICE模型，支持非理想电源地的仿真分析。它拥有强 大的眼图、信号质量、信号延时测量功能和详尽的时序分析能力，并配以完整的测量分析报 告供阅读和存档。下面我们结合一个具体的DDR3仿真实例，介绍SystemSI的仿真和时序分 析方法。本实例中的关键器件包括CPU、4个DDR3 SDRAM芯片和电源模块，

· 相关器件的应用手册，ApplicationNote：在这个文档中，厂家一般会提出一些设计建议，甚至参考设计，有时该文档也会作为器件手册的一部分出现在器件手册文档中。但是在资料的搜集和准备中，要注意这些信息是否齐备。

· 参考设计，ReferenceDesign：对于比较复杂的器件，厂商一般会提供一些参考设计，以帮助使用者尽快实现解决方案。有些厂商甚至会直接提供原理图，用户可以根据自己的需求进行更改。

· IBIS 文件：这个对高速设计而言是必需的，获得的方法前面已经讲过。 DDR3一致性测试可以帮助识别哪些问题？

DDR 规范的时序要求

在明确了规范中的 DC 和 AC 特性要求之后，下一步，我们还应该了解规范中对于信号的时序要求。这是我们所设计的 DDR 系统能够正常工作的基本条件。

在规范文件中，有很多时序图，笔者大致计算了一下，有 40 个左右。作为高速电路设计的工程师，我们不可能也没有时间去做全部的仿真波形来和规范的要求一一对比验证，那么哪些时序图才是我们关注的重点？事实上，在所有的这些时序图中，作为 SI 工程师，我们需要关注的只有两个，那就是规范文件的第 69 页，关于数据读出和写入两个基本的时序图（注意，这里的读出和写入是从 DDR 控制器，也即 FPGA 的角度来讲的）。为方便读者阅读，笔者把这两个时序图拼在了一起，而其他的时序图的实现都是以这两个图为基础的。在板级系统设计中，只要满足了这两个时序图的质量，其他的时序关系要求都是对这两个时序图逻辑功能的扩展，应该是 DDR 控制器的逻辑设计人员所需要考虑的事情。 是否可以使用多个软件工具来执行DDR3一致性测试？甘肃DDR3测试HDMI测试

DDR3一致性测试是否会导致操作系统或应用程序崩溃？信息化DDR3测试多端口矩阵测试

DDRhDDRl釆用SSTL_2接口，1/0 口工作电压为2.5V；时钟信号频率为100〜200MHz； 数据信号速率为200〜400 Mbps,通过单端选通信号双边沿釆样；地址/命令/控制信号速率为 100〜200Mbps,通过时钟信号上升沿采样；信号走线都使用树形拓扑，没有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作电压为1.8V；时钟信号频率为200〜 400MHz；数据信号速率为400〜800Mbps,在低速率下可选择使用单端选通信号，但在高速 率时需使用差分选通信号以保证釆样的准确性；地址/命令/控制信号在每个时钟上升沿釆样的 情况下(1T模式)速率为200〜400Mbps,在每个间隔时钟上升沿釆样的情况下(2T模式) 速率减半；信号走线也都使用树形拓扑，数据和选通信号有ODT功能。 信息化DDR3测试多端口矩阵测试